新一代CIS，迎来要道时代冲破！
（原标题：新一代CIS，迎来要道时代冲破！）
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CEA-Leti 科学家在ECTC 2024上论说了三个干系名堂标一系列得手，这些得手是终了新一代 CMOS 图像传感器 (CIS) 的要道次序，该传感器不错哄骗整个图像数据来感知场景、了解情况并进行打扰——这些功能需要在传感器中镶嵌 AI。
由于智能传感器在智妙手机、数码相机、汽车和医疗建立中具有高性能成像功能，因此对智能传感器的需求正在飞速增长。这种对通过镶嵌式东说念主工智能增强的图像质地和功能的需求，给制造商带来了在不加多建立尺寸的情况下升迁传感器性能的挑战。
论文 《三层集成中高密度 TSV 的后面减薄工艺设备》的主要作家 Renan Bouis 示意：“堆叠多个芯片来创建 3D 架构，举例三层成像器，仍是导致传感器策画的范式改造。”
“不同层之间的通讯需要先进的互连时代，而羼杂键合时代不错闲隙这一条款，因为它的间距格外细，在微米以至亚微米规模内，”他说。“高密度硅通孔 (HD TSV) 具有肖似的密度，不错通过中间层进行信号传输。这两种时代都有助于裁减导线长度，这是升迁 3D 堆叠架构性能的要道成分。”
“无与伦比的精度和紧凑性”
这三个名堂应用了该究诘所之前的究诘戒指，即使用这些时代模块堆叠三个 300 毫米硅晶片。CEA-Leti 名堂司理兼 IRT Nanoelec 智能成像仪名堂旁边 Eric Ollier 示意：“这些论文先容了制造 3D 多层智能成像仪所必需的要道时代模块，配资公司这些模块大约闲隙需要镶嵌式 AI 的新应用。”CEA-Leti 究诘所是 IRT Nanoelec 的主要谐和伙伴。
“将羼杂键合与CMOS图像传感器中的高密度 TSV 采集拢，不错促进各式组件（如图像传感器阵列、信号处理电路和存储元件）的集成，并具有无与伦比的精度和紧凑性，”论文“用于 高档 CMOS 图像传感器应用的高密度 TSV 的 3 层细间距 Cu-Cu 羼杂键合演示器”的主要作家 Stéphane Nicolas 说说念， 该论文被选为会议的要点论文之一。
该名堂设备了一种三层测试载体，具有两个镶嵌式 Cu-Cu 羼杂键合接口，面临面（F2F）和面临面（F2B），而况一个晶圆包含高密度 TSV。
Ollier 示意，信钰配资测试车辆是一个抨击的里程碑，因为它不仅展示了每项时代模块的可行性，还展示了集成经由的可行性。“该名堂为展示功能皆全的三层智能 CMOS 图像传感器奠定了基础，角落 AI 大约处分高性能语义分割和物体检测应用，”他说。
在 ECTC 2023 上，CEA-Leti 科学家论说了一种双层测试载体，该载体聚拢了 10 微米高、1 微米直径的 HD TSV 和高度受控的羼杂键合时代，两者均领受 F2B 建立拼装。最近的究诘随后将 HD TSV 裁减至 6 微米高，从而设备出一种双层测试载体，该载体具有低色散电气性能并可简化制造。
“电阻捏造 40％”
“通过优化减薄工艺，咱们大约以邃密的均匀性捏造基板厚度，比较 1×10 微米 HD TSV，咱们的 1×6 微米铜 HD TSV 具有更高的电阻和羁系性能，”论文“用于三层 CMOS 图像传感器的低电阻和高羁系 HD TSV”的主要作家 Stéphan Borel 说说念。
“高度的捏造使电阻捏造了 40%，与长度的减少成正比。同期捏造纵横比加多了羁系衬垫的台阶袒护率，从而升迁了耐压性能，”他补充说念。
Ollier 浮现说念：“凭借这些戒指，CEA-Leti 现已明确成为这一清贫于设备下一代智能成像仪的新限度的全国雷同者。这些在传感器自己中终了角落 AI 的新式 3D 多层智能成像仪将确凿成为成像限度的冲破，因为角落 AI 将升迁成像仪性能并终了很多新应用。”
https://www.semiconductor-digest.com/cea-leti-reports-three-layer-integration-breakthrough-on-the-path-for-offering-ai-embedded-cmos-image-sensor/
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