面板级封装的兴起
（原标题：面板级封装的兴起）
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开首：试验编译自semiengineering。
东说念主工智能和高性能筹备对逻辑到内存集成的无穷需求正在鼓励超大步地封装的卓越，展望昔日几年超大步地封装将接近最大光罩尺寸的 10 倍。
这些组件的最好拓荒有盘算是经受扇出型面板级封装，用面板取代咫尺的晶圆载体。扇出型封装的资本远低于硅中介层，同期能够容纳超大尺寸的芯片和高I/O数目。但建设方面仍需进行多项校正，以改善层间瞄准度，校正芯片/组件在基板上的倒装芯片贴装，并通过材料和工艺的卓越来贬抑翘曲和芯片偏移。
面板级封装已被发挥有助于评论智高腕表、电源管束IC (PMIC) 和物联网建设等微型建设的分娩资本。意法半导体 (STMicroelectronics) 用扇出型重散播层 (RDL) 取代了四方扁平无引线 (QFN) 封装中的引线框架。改姓易代的是，它使用重散播层 (RDL) 进行连络，从而提高了分娩收尾并评论了分娩资本。与平素与高性能筹备有关的 2/2μm 前沿重散播层特色比拟，此类建设所需的 RDL 线宽/间距要小得多，举例 10/10μm。
芯片制造商正在尽可能地围绕有机中介层进行整合，但玻璃芯也正在赢得紧要发达。
“咱们概况正面对由高性能筹备 (HPC) 和东说念主工智能 (AI) 启动的面板级封装第二波海浪，”弗劳恩霍夫 IZM 拼装与封装本领部门主宰兼集团司理 Tanja Braun 示意。在第一波海浪中，扇入扇出型 PLP 成为滥用电子、汽车、高频和功率器件等资本明锐型应用的首选科罚有盘算。第二波海浪将搪塞使用面板级扇出型工艺处理顶端器件这一更为复杂的挑战。
Braun 示意：“咫尺，咱们看到有机中介层本领和玻璃芯基板赢得了很猛发达，这最终是有机中介层的蔓延，因为咱们使用的玻璃芯两侧王人有有机 ABF 层和 RDL 层。
与晶圆级工艺比拟，面板的载体诈欺率更高，从而提高了材料收尾并减少了挥霍。“为了结束更大的芯片尺寸和东说念主工智能，咱们需要在单个中介层中集成越来越多的内存和筹备才略，”日蟾光研发本领总监Teck Lee示意。 “这是中介层尺寸越来越大的驱能源。”
图 1：跟着中介层尺寸的增大，面板级封装不错更好地诈欺载体面积，同期减少挥霍
面板还将用于制造用于先进封装的基板。Yole集团半导体封装高档本领与商场分析师Yik Yee Tan示意：“咱们了解到，台积电将使用面板载板撑执9.5倍光罩尺寸的NVIDIA Rubin Ultra封装中介层。” 这意味着台积电将从CoWoS（晶圆基板芯片）转向CoPoS（面板基板芯片），在类似的300毫米尺寸上从圆形工艺转向方形工艺。咱们觉得，台积电在310 x 310毫米面板上鸠合了劝诫，并在昔日筹商更大的面板尺寸。台积电还在勉力拓荒515 x 510毫米面板。
从连忙增长的数据中，面板级封装的出路无庸赘述。Yole 计算，面板级封装商场界限将从 2024 年（1.6 亿好意思元，8 万块面板/约 33 万片等效 300 毫米晶圆）增长四倍至 6.5 亿好意思元，而到 2030 年，其界限将增长近三倍，达到约 22 万块面板。
面板尺寸取决于应用
这么的出路劝诱了知道器和PCB领域的新参与者，这在一定进度上解释了面板尺寸的各类性。面板尺寸范围从310 x 310毫米到700 x 700毫米。
Onto Innovation 先进封装计谋营销部门 Monita Pau 示意：“PLP 面板尺寸的选择取决于供应商是现存的知道器制造商、IC 载板制造商依然代工场，因为他们可能会诈欺现存的面板系统（这些系统已针对知道器和 IC 载板商场进行了尺度化）来进行 PLP。”面板级封装不错诈欺现在 IC 载板、知道器和 PCB 制造商使用的工艺器具，从而裁汰面板加工器具的拓荒时间。
Onto Innovation 居品营销计谋副总裁 Al Gamble 示意：“面板尺寸的变化不错归因于制造商均衡所需容量、产量和 I/O 密度以结束封装功能的突破性。”
基板厂商喜爱 515 x 510 毫米尺寸。415 x 510 毫米尺寸用于医疗和工业知道器。SpaceX 计议在其 FOPLP 分娩线上推出 700 x 700 毫米面板。Nepes 使用 600 x 600 毫米尺寸。与此同期，Amkor 正在为其分娩线推出 650 x 650 毫米面板，每块 650 毫米玻璃面板可容纳 4 块 300 x 300 毫米面板。3
日蟾光的Tek最近盘考了围绕310 x 310毫米面板的工艺变化，并制造了一个包含10个芯片、10个桥接器的裸片测试器具，其中包含高铜柱和3个重散播层（见图2）。“说明咱们的分析，淌若比较不同的中介层尺寸，300毫米晶圆和300毫米面板之间的诈欺率辞别并不大。但当光罩尺寸大于3.5倍时，诈欺率会显赫提高，面板挥霍也会显赫减少。此外，关于大于3.5倍光罩尺寸的封装，300毫米面板上的中介层质地要优于300毫米晶圆上的中介层。”
图 2：ASE 的扇出型基板上芯片模块经受高铜柱（直径 10μm，高 120μm）、紧密的芯片间间距以及干净的底部填充工艺
光刻本领可抵偿芯片偏移
按照晶圆厂的工艺尺度，RDL 线/空间特征较大，但由于模塑和其他热工艺会导致芯片偏移，图案化工艺十分辣手。经受抵偿算法的激光径直成像本领（举例 Deca 的自适合图案化本领）不错诊疗多个方朝上的芯片偏移。基于步进光刻机的光刻本领不错更卤莽地诊疗一个方朝上的芯片偏移。Deca 的本领使用高速光学扫描仪来绘图镶嵌式特征的位置。然后，该软件会为面板上的每个芯片生成最优布局，以抵偿工艺与联想特征之间的错位。之后，无掩模光刻（激光径直成像）会在合适的光刻胶中创建特征。
“扇出型重散播层的主要光刻曝光器具是步进式曝光机和激光径直成像 (LDI) 曝光机，”安靠科技葡萄牙公司研发总监 Eoin O'Toole 示意。“用于先进封装的步进式曝光机配备软件，能够进行一定进度的步进诊疗，以抵偿芯片偏移。天然，步进式曝光机存在光罩尺寸贬抑，因此好多拓荒责任经受速率较慢、资本效益较低的激光径直成像工艺。”
“步进式光刻机在抵偿因温度效应导致的芯片偏移方面收尾最高，尤其是在存在彰着刻蚀的情况下，”O'Toole 说说念。“LDI 系统相对低廉。然则，一些经受复杂算法的更先进的系统可能与步进式光刻机一样不菲，以致更不菲。而且 LDI 器具平素需要大宗的离线测量才气满盈抵偿芯片偏移。”
其他东说念主也认可LDI的局限性。Onto Innovation的Gamble示意：“基于激光的串行成像本领平素用于更大的RDL（再布线层）。但它无法提供所需的隐约量来撑执下一代本领的大界限分娩，因为下一代本领需要更缜密的RDL结构来撑执AI和高档筹备。需要通过低NA步进光刻本领进行并行成像——兼容最大250 x 250毫米的场域尺寸，并提供>30 PPH的隐约量——才气得志居品上的成像要求（举例叠加、CDU和焦深）。这关于研发、良率擢升和批量分娩至关垂危。反过来，这不错使总领有资本达到基准水平，从而鼓励先进封装分娩线的上市时间和盈利才略。”
天然激光径直成像适用于较大的RDL，正规平台但为了达到更高区分率RDL的图案化所需的隐约量，需要使用多个激光器来评论分娩率亏本。当需要大宗量分娩时，这种亏本会愈加严重。使用多个激光器的激光径直成像平台容易受到拼接偏移的影响，岂论是在扫描沿一个轴（举例y轴）传播时阵列内各个激光器之间的偏移，依然在扫描沿x轴移动时统统这个词阵列的偏移。跟着RDL L/S区分率的不停评论，这些问题变得愈加严重，平素会导致封装间和面板间访佛性和套对合性能欠安。
Chip first 、RDL first 依然mold first
扇出型封装中正在实行几种工艺经由（见图 3）。
图 3：扇出型封装的不同工艺经由
Chip-first (RDL last) 动作最为闇练，但它对良率的影响比后芯片更严重。Onto Innovations 的 Pau 示意：“Chip-first工艺的上风在于其闇练度，这有可能评论制形资本。然则，它也面对着显赫的挑战。一个主要污点是加工过程中芯片移位和翘曲的风险，这会使从头散播层的缩放变得复杂。”
此外，RDL良率低会导致已知精熟裸片 (KGD) 的亏本，从而对全体收尾和资本效益产生负面影响。“另一方面，在chip-last动作中，RDL 在连络 KGD 之前进行测试，从而能够趁早发现劣势并提高良率，”Pau 说说念。“此外，这种动作撑执更细间距的 RDL 微缩，因为它幸免了平素由模塑料引起的很是翘曲。尽管有这些上风，但chip-last动作资本更高，况且要求将裸片极其精准地摈弃到载体上形成的 RDL 上，这增多了工艺的复杂性。”
其他东说念主也应许这种不雅点。“淌若你看一下mold first、face-down的动作，我相当可爱它，因为它很容易集成不同的元件，即使是来自不同供应商、焊盘金属化进度不同的元件，”弗劳恩霍夫的 Braun 说说念。“你有一个贴有离型膜的载体，然后把芯片face-down放在离型膜上。你对大型晶圆或面板进行包覆成型，然后进行温度贬抑以开释载体。然后构建重散播层。在这个过程中，不触及中介层，或者你不错说 RDL 即是中介层。RDL first 就像一种先进的柔性倒装芯片工艺，因为你在载体上构建 RDL，然后在其上进行倒装芯片拼装、包覆成型、底部填充，然后从载体上剥离。平素，你还需要硅减薄和蚀刻工艺武艺，临了进行 C4 凸块工艺。”
搪塞翘曲
基板翘曲是扇出型晶圆级工艺的关键问题，在更大的面板层面上，这一问题尤为严重。由于组件包含具有各式热扩张整个 (CTE) 的材料，在资格热处理并在冷却时减轻，因此会产生翘曲。
“翘曲问题主要源于硅片（2.6ppm/°C）和塑封料（7ppm/°C）之间的热扩张整个 (CTE) 各异，”Amkor 的 O'Toole 说说念。塑封工艺平素在 120°C 至 150°C 之间进行。跟着基板冷却，CTE 失配会导致重构面板发生翘曲。“在类似竖立下，FOPLP 的翘曲进度将显赫高于 FOWLP，因为 CTE 引起的翘曲会跟着尺寸的增多而增大。淌若条款允许，不错通过诊疗硅片与塑封料的比例以及全体厚度来最大规则地减少翘曲。”
贬抑翘曲的其他动作触及工艺贬抑。“C4凸块工艺的质地与载体剥离后的面板翘曲息息有关，”ASE的Lee示意。“一个关键身分是留意C4工艺过程中出现操作问题。”
载体翘曲问题已变得日益严重，以至于东说念主们正在拓荒新材料来评论翘曲风险。台积电首席工程师 Guillermo Zapico 示意：“翘曲管束已成为先进封装良率擢升的关键要求。”他的团队测试了日立杜邦微系统公司的一种非感光性聚酰亚胺，其热扩张整个 (CTE) 与现存聚酰亚胺电介质相当，但固化温度却显赫评论。他们发现，这种新材料能够得志蚀刻通孔的临界尺寸 (CD) 目的，同期在硅基板上将翘曲评论 79%，在陶瓷基板上则评论 95%。
论断
面板级制造在好多非顶端器件的拼装中结束了界限经济，但最大的资本量入计出将来自于为AI/HPC器件提供扇出型面板级工艺，即用有机中介层取代硅中介层。为了结束这少量，FOPLP工艺必须达到现时扇出型晶圆级封装工艺的良率。
如今，激光径直成像和步进式光刻机王人在使用，但从分娩率的角度来看，步进式光刻机更符合用于RDL图案化。雷同，热压键合也频频被使用，因为它对翘曲问题的容忍度更高，而大界限回流焊则因其分娩率而彰着更受喜爱。
跟着新式层间介电材料以及扩张整个更接近硅的成型材料的插足分娩，制造商将能够更好地贬抑芯片偏移和翘曲。系统级优化将成为统统这些复杂的AI/HPC封装的重心。
https://semiengineering.com/the-rise-of-panel-level-packaging/
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